技術コンテンツ
SoC
- SoC EDS と異なるバージョンのインテル® Quartus® Prime 開発ソフトウェアを使用するための環境設定
- SoC EDS v19.1 Std / v19.3 Pro から変更された新しいブートローダー生成フローの動作確認（Arria® 10 SoC 編）
- SoC EDS v19.1 std / v19.3 pro から変更された新しいブートローダー生成フローの動作確認（付録：Linux バイナリーのビルド）
- SoC EDS v19.1 std / v19.3 pro から変更された新しいブートローダー生成フローの動作確認（Cyclone® V SoC / Arria® V SoC 編）
- インテル® の SoC FPGA
- SoC FPGA ベアメタル All-in-One アプリケーション・サンプル
Nios II
- Quartus® Prime Pro ver 19.2 と Standard ver 19.1 以降における Nios® II SBT for Eclipse 環境構築⽅法 （WSL と Eclipse のインストール）
- Nios® II Boot の構成 と 各 Boot Option における設定について
- Nios® II デバッグ手法 標準出力(printf など)を実装したプログラムをスタンドアローンでも動作させる
- Nios® II の Run 実行時にエラーになる原因
- Nios® II プロセッサーの ポートの接続について
- Nios® II まとめページ
デバイス
コンフィグレーション/プログラミング
ツール
タイミング
プラットフォーム・デザイナー(旧Qsys)
外部メモリ・インタフェース (EMIF)
- FPGA の EMIF レイアウト・ガイドライン
- FPGA の EMIF デザイン & デバッグ・ガイドライン
- EMIF 情報 ポータル
- インテル® Stratix® 10 SoC/インテル® Arria® 10 SoC HPS EMIF の回路図確認項目
- Arria® V /Cyclone® V と DDR3 の回路図確認項目
- チップセレクト信号が 2ビットの場合、ODT 信号の2ビットはどのように動作する？【Arria® 10 編】