技術コンテンツ
SoC
- インテル® の SoC FPGA
- SoC FPGA ベアメタル All-in-One アプリケーション・サンプル
- Windows® 10 における Preloader のビルドエラー
- HPS から FPGA に対してリセット信号を発行する方法(Arria® 10)
- SoC EDS v19.1 std / v19.3 pro から変更された新しいブートローダー生成フローの動作確認(付録:Linux バイナリーのビルド)
- SoC EDS v19.1 std / v19.3 pro から変更された新しいブートローダー生成フローの動作確認(Cyclone® V SoC / Arria® V SoC 編)
Nios II
- Nios® II Boot の構成 と 各 Boot Option における設定について
- Nios® II デバッグ手法 標準出力(printf など)を実装したプログラムをスタンドアローンでも動作させる
- Nios® II の Run 実行時にエラーになる原因
- Nios® II プロセッサーの ポートの接続について
- Nios® II まとめページ
- Nios® II Boot Option ~ QSPI Flash ~
デバイス
コンフィグレーション/プログラミング
ツール
タイミング
プラットフォーム・デザイナー(旧Qsys)
外部メモリ・インタフェース (EMIF)
- FPGA の EMIF レイアウト・ガイドライン
- FPGA の EMIF デザイン & デバッグ・ガイドライン
- EMIF 情報 ポータル
- チップセレクト信号が 2ビットの場合、ODT信号の2ビットはどのように動作する?【Arria 10 編】
- チップセレクト信号が 2ビットの場合、ODT信号の2ビットはどのように動作する?【Arria V/Cyclone V 編】
- インテル®Stratix®10 MX HBM2 Example Designシミュレーション手順