技術コンテンツ

SoC

• インテル® の SoC FPGA
• SoC FPGA ベアメタル All-in-One アプリケーション・サンプル
• Windows® 10 における Preloader のビルドエラー
• HPS から FPGA に対してリセット信号を発行する方法（Arria® 10）
• SoC EDS v19.1 std / v19.3 pro から変更された新しいブートローダー生成フローの動作確認（付録：Linux バイナリーのビルド）
• SoC EDS v19.1 std / v19.3 pro から変更された新しいブートローダー生成フローの動作確認（Cyclone® V SoC / Arria® V SoC 編）

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Nios II

• Nios® II Boot の構成 と 各 Boot Option における設定について
• Nios® II デバッグ手法　標準出力(printf など)を実装したプログラムをスタンドアローンでも動作させる
• Nios® II の Run 実行時にエラーになる原因
• Nios® II プロセッサーの ポートの接続について
• Nios® II まとめページ
• Nios® II Boot Option ~ QSPI Flash ~

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デバイス

• ROM のデータを全イレースする方法
• インテル® FPGA のドキュメントはどこにある？

コンフィグレーション/プログラミング

• Windows 10 に インテル® FPGA ダウンロード・ケーブル ドライバをインストールできないときの対処方法
• 3rd Party のプログラミング・ライターを使って 汎用 QSPI Flash をプログラミングするためのファイルフォーマット
• インテル® FPGA のアクティブ・シリアル・コンフィグレーションでトラブったときは

ツール

• プログラマブル遅延素子（Input Pin Delay, Output Pin Delay）の設定方法
• インテル® HLS コンパイラーのサンプル紹介
• LVDS TX を External PLL で使用した際のタイミングエラー回避方法
• ステートマシン回路の設定方法
• インテル® Quartus® Prime 開発ソフトウェアに登録する SDC ファイルが複数ある場合の登録順序

タイミング

• クロック制約　～PLL制約～
• 特定のクロック・ドメインを優先して配線する方法
• タイミング解析を行う場合にまず見るべきポイント

プラットフォーム・デザイナー(旧Qsys)

• Verilog テストベンチでプラットフォーム・デザイナー（旧 Qsys）をシミュレーション 【テンプレート付属】
• System Console におけるダッシュボードの 作成手順とサンプル紹介
• プラットフォーム・デザイナー(旧 Qsys) 操作テクニック
• パフォーマンス重視のプラットフォーム・デザイナー (旧Qsys) 設定
• プラットフォーム・デザイナー(旧 Qsys)の未定義領域へのアクセスを防ぐ方法

外部メモリ・インタフェース (EMIF)

• FPGA の EMIF レイアウト・ガイドライン
• FPGA の EMIF デザイン & デバッグ・ガイドライン
• EMIF 情報 ポータル
• チップセレクト信号が 2ビットの場合、ODT信号の2ビットはどのように動作する？【Arria 10 編】
• チップセレクト信号が 2ビットの場合、ODT信号の2ビットはどのように動作する？【Arria V/Cyclone V 編】
• インテル®Stratix®10 MX HBM2 Example Designシミュレーション手順

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トランシーバー

• はじめてのトランシーバー
• トランシーバー構成 ・ 見積りのポイント ( インテル® Arria® V FPGA )

PCI Express

• FPGA の PCI Express デザイン & デバッグ・ガイドライン
• PCI Express で Root Port を構成する場合、どんな Transaction を発行する？

Enpirion

• Power & Thermal 関連 デザイン & デバッグガイドライン

その他

• マクニカ WEB の検索窓はどこ？
• PADS VX 2.5 インストール手順
• Mustang-F100 で OpenVINO™ を実行する方法
• インテル® FPGA の技術情報（ナレッジベース）サイト